گلوگاه اصلی در استقرار سختافزارهای سفارشی هوش مصنوعی، دیگر نهتنها محدودیتهای سیلیکونی، بلکه دشواری تنظیم دستی شتابدهندههای FPGA است. اگر هنوز برای بهینهسازی معماری سختافزار به تکرارهای دستی و زمانبر متکی هستید، باید بدانید که عصر «معمار-تنظیمکننده» در حال گذار به عصر «معمار-ناظر» است.
طراحی برای FPGA (آرایههای درگونیپذیر میدان برنامهریزی شده) نیازمند برقراری تعادل میان پارامترهای پیچیده معماری، سلسلهمراتب حافظه و استراتژیهای جریان داده است. به طور سنتی، این فرآیند مستلزم تکرارهای بیپایان متخصصان با استفاده از شبیهسازیهای SystemC بود. همانطور که در تحلیلهای پیشین ما دربارهی همطراحی سختافزار-نرمافزار اشاره کردیم، این وابستگی به تخصص فردی، سرعت نوآوری در لبهی سختافزار را کند کرده است.
به نقل از مقالهای که در ۱۰ ژوئن ۲۰۲۶ در arxiv.org منتشر شد، چارچوب SECDA-DSE با بهرهگیری از مدل زبانی بزرگ (LLM)، مسیر جستوجوی فضای طراحی (DSE) را هدایت میکند. طبق مستندات این پروژه، معماری SECDA-DSE از دو بخش اصلی تشکیل شده است: یک کاوشگر ساختاریافته برای تولید کاندیداهای طراحی و یک پشتهی LLM که از تولید بازیابیافزا (RAG) و زنجیره تفکر (Chain-of-Thought) برای تحلیل توازنهای سختافزاری استفاده میکند.
برای اثبات کارایی، این چارچوب سه طرح شتابدهنده را تولید کرد:
- ضرب برداری عنصر-به-عنصر (Element-wise vector multiplication)
- کانولوشن دو-بعدی (2D convolution)
- ترانهاده ماتریسی (Matrix transpose)
بر اساس گزارش پژوهشگران، هر سه طرح با موفقیت سنتز شده و روی سختافزار FPGA اجرا شدند که نشاندهنده توانایی مدل در تولید مدارهای عملکردی و منطبق با استانداردهای سختافزاری است.
گام بعدی شما
- تحلیل کنید که آیا گردش کارهای فعلی شما در طراحی سختافزار میتواند با جایگزینی Heuristics انسانی توسط LLM-guided Reinforcement بهینهتر شود.
- بررسی کنید که آیا این رویکرد در مقیاسهای بزرگتر (SoCهای چند-هستهای) نیز سازگار است یا تنها برای هستههای ایزوله کار میکند.
- مطالعه کنید که چگونه ترکیب RAG با مستندات فنی سختافزار میتواند نرخ خطای سنتز را کاهش دهد.
اما داستان سختافزاری این تحول حتی شگفتانگیزتر است؛ برای درک اینکه چگونه تراشههای نسل جدید با این اتوماسیون ادغام میشوند، به تحلیل ما دربارهی تراشههای Blackwell مراجعه کنید.
گفتگو